새로운 내용
t_RCD : activation to read latency
t_RC : row cycle latency
OC tech
1. Trip points - ISM( imbalanced sensing margin)
2. Diode connections
3. Current mirrors
4. Coupling capactior
이 SA 가 주장하는바
1) Cap 으로 ISM 해결
2) OC hidden
3) BLB는 cross coupled inverter로 pre sense 함
4) BLB 의 precharge 로 coupling noise 에 영향 안받도록 함
Previous Bit Line Sense Amplifiers
1) FPOCSA
2) BRVSA
3) HBOCSA
문제점
1) ISM : 1 / 2
2) OC time : 1 / 2
3) BLB amplify : 1/ 2/ 3
HCP_COSA Feature
(b) OC & CS Phase
왼쪽 아래 cap 에 VOS1 + ΔV 생성, 위 cap 에 VOS2 생성. BLB 는 VEQ 로 precharge 진행
(c) RD Phase
오른쪽 inverter Off
왼쪽 inverter input. GT 단은 Δ V 만큼 내려가게 됨
IT에 voltage 형성, GB 단에는 BLT 단과 같은 polarity 증폭 pass
d) PS Phase
inverter 두개 작동
이미 형성된 polarity 가지고 BLB 를 먼저 가동
형성된 V 를 가지고 BLT 까지 구동시키기에 sensing margin 이 발달됨
Advantages of Proposed architecture
1. BRVSA 와 FPOCSA 는 BLT 자체를 OC 시켰다, 2ns 에 OC 불가능 + ISM problem <-> 허나 HCP_OCSA 는 해결
2. HBOCSA 는 CAP 에 boost internal voltage 넣어서 sensing margin 해결 하려 하였지만 시간적으로 부족 <-> HCP_OCSA 는 sensing margin 도 해결 + MS speed 도 해결
3. BLB 가 floating 안되어있으므로 signal coupling 에 의한 효과도 해결 (근데 floating 시켰던 이유가 common mode 로 제거하려고 했던것 아닌가?)
Simulation Setup
signal v_pp = 1.8V
C_cell = 8fF
OC = 2ns
Offset 구현하기 위해 high vth 와 regular vth 둘다 가동 , vth 차이 150mV
BRV-SA 는 왜 느린가? : additional PS 시간 때문
HB_OCSA는 왜 느린가? : Coupling Capacitor input 때문
FPOCSA는 왜 느린가? : HCP_COSA 가 미리 BL 을 빼버리기 때문